Моделювання обмеженої реалізації архітектури потоку даних в структурі суперскалярного процесора
Анотація
У статті представлені результати дослідження особливостей обмеженої реалізації архітектури потоку даних (RDF) у структурі ядра суперскалярного процесора, промодельовані схемотехнічні рішення, пов'язані з реалізацією RDF, уточнено кількість рядків у кожній з трьох станцій резервування досліджуваного ядра.
Посилання
J. Dennis: Data Flow Supercomputers; IEEE Computer, pp. 48-56, Nov. 1980.
M. Simone, A. Essen, A. Ike, A. Krishnamoorthy, T. Maruyama, N. Patkar, M. Ramaswami, M. Shebanow,
V. Thirumalaiswamy, D. Tovey (1995). Implementation trade-offs in using a restricted data flow architecture
in a high performance RISC microprocessor. New York. pp. 151-162.
Y. Patt, W. Hwu, et al, Experiments with HPS, a Restricted Data Flow Micro architecture for High
Performance Computers, Digest of Papers, COMPCON 86, (March 1986), pp. 254-258.
Hennessy John L., Patterson David A. Computer Architecture. A Quantitative Approach: Fifth Edition.-USA:
Morgan Kaufman, 2012.-708.
