Программное моделирование совмещенного во времени сложения двадцати целых положительных чисел в избыточной рекуррентной системе счисления третьего порядка
Анотація
В статье в рамках программных моделей рассмотрены сравнения быстродействий совмещенного во
времени сложения 20-ти целых положительных 32-/16-разрядных чисел в избыточной рекуррентной систе-
ме счисления третьего порядка с алфавитом {0, 1}, образованной линейным рекуррентным соотношением
Bn=Bn-1+3Bn-3+2Bn-4 с начальными значениями 1 1 1 1 2 4 8 и поочередного сложения 20-ти целых положи-
тельных 32-/16-разрядных двоичных чисел по стандартному алгоритму Уоллеса.
Посилання
Брюхович Е. И. Экономическая стратегия разработки вычислительных систем: место и роль счисле-
ний. // Управляющие системы и машины. Научно-производственный журнал. №2 (106), 1990, февраль.
– Институт кибернетики им. В. М. Глушкова АН УССР, с. 3-18.
A.Mignotte, J.M. Muller, O.Peyran. Synthesis for mixed arithmetic. //Ecole Normale Superieure de Lyon,
Laboratoire de l’Informatique du Parallelisme, Unite de recherche associee au CNRS no 1398, November,
, Research Report No 97-41, pp. 1-24. или http://lara.inist.fr/bitstream/2332/689/ 1/LIP-RR1997-41.pdf
Лебедев С. А. Электронно-вычислительные машины / С. А. Лебедев // Сессия АН СССР по научным
проблемам автоматизации производства. Пленарные заседания. – М.: АН СССР. – 1957. – Т. 1. – С. 162 – 180.
Chi-Hsiang Yeh, Benrooz Parhami. Efficient pipelined multi-operand adders with high throughput and low
latency: designs and applications. Proc. 30th Asilomar Conf. Signals, Systems, and Computers, Pacific Grove,
CA, 3-6 November 1996, pp. 894-898.
Мартинюк Т. Б. Рекурсивні алгоритми багатооперандної обробки інформації: [Монографія] / Т. Б.
Мартинюк - Вінниця: “Універсум-Вінниця”, 2000. -216 с. - ISBN 966 – 7199 – 98 - 3.
Wallace C.S. A suggestion for a fast multiplier. IEEE Transactions on Electronic Computers, C-13(2),
February 1964, pp.14-17.
В.М Рудницький, І.М.Федотова-Півень. Метод підвищення швидкодії арифметичних пристроїв за
рахунок суміщеного виконання операцій в структурно-блокових кодах./Системи обробки інформації.
Збірник наукових праць. 2009, вип.4(78), с.117-119.
Martinez M. On the design of FPGA-based multioperand pipeline adders / M. Martinez, J. Valls, E. Boemo //
Proceedings of the XII Design of Circuits and Integrated Systems Conference (DCIS’97). – Universidad de
Sevilla, Seville, Spain, November 18-21, 1997. – Р. 701-706.
Ienne P., Verma A.K. Arithmetic transformations to maximise the use of compressor trees. Second IEEE
International Workshop on Electronic Design, Test and Applications, DELTA 2004, Perth, Australia, 28-30
January, pp.219-224.
Um J., Kim T., Liu C.L. Optimal allocation of carry-save adders in arithmetic optimization. 1999
InternationaL Conference on Computer Aided Design (ICCAD’99), San Jose, CA, 7-11 November, 1999,
pp.410-413.
В.М. Рудницький, І.М. Федотова-Півень. Моделювання суміщеного додавання до п’яти доданків в
надлишковій рекурентній системі числення 3-го порядку. //Системи управління, навігації та зв’язку.
, вип. 2(18), С.164-166.
В.М. Рудницький, І.М. Федотова-Півень. Програмна модель одночасного додавання п’яти додатніх
цілих чисел в надлишковій рекурентній системі числення 3-го порядку. //Наука і техніка Повітряних
Сил Збройних Сил України. 2011, вип. 2(6), С.158-161.
